5月26日上午，王军力在三教学区3307教室开展了一次社团活动，本次活动共32人参加。

首先王军力先为大家介绍了什么为Verilog，并带领我们共同使用。

在使用中要用适当的注释来解释所有的 always 进程、函数、端口含义、信号含义、变量含义和信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，足够说明设计意图即可，避免过于复杂。这里的每一条语句独立成行，尽管 VHDL 和 Verilog 都允许一行书写多条语句，但是每条语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于 72 个字符，都可以提高代码的可读性。

根据讲解，我们采用缩进来提高续行和嵌套语句的可读性。缩进一般采用两个空格，如果空格太多，则在深层嵌套时要限制行长。同时避免使用 Tab 键，以防不同的机器 Tab 键设置不同限制了代码的可移植能力。在 RTL 源码的设计中，任何元素（包括端口、信号、变量、函数、任务、模块等）的命名都不能与 Verilog HDL 和 VHDL 语言的保留字相同。

通过本次活动，同学们了解了Verilog代码编写的基础，产生了兴趣，并对以后的学习有所帮助，使同学们更加想要接触更多知识了。